HardCamlYosys.Techlib.Simlib.Op2 · hardcaml-yosys 0.1.0 · OCaml Packages

hardcaml-yosys

Import Verilog designs into HardCaml

package hardcaml-yosys

HardCamlYosys
- HardCamlYosys
  - Cell
  - Import
    
    I
    
    S
  - Io
  - Lvt
    
    Cfg
    
    Make
    
    1-C
    
    Rd
    
    Wr
    
    Make_wren
    
    1-C
    
    Rd
    
    Wr
    
    Multiport_regs
    
    1-C
    
    Rd
    
    Wr
    
    Rd
    
    Wr
  - Techlib
    
    Proof
    
    Cells
    
    I
    
    O
    
    P
    
    W
    
    Make
    
    1-C
    
    I
    
    O
    
    P
    
    W
    
    Simlib
    
    Adff
    
    I
    
    O
    
    P
    
    W
    
    Concat
    
    I
    
    O
    
    P
    
    W
    
    Dff
    
    I
    
    O
    
    P
    
    W
    
    Dffe
    
    I
    
    O
    
    P
    
    W
    
    Dffsr
    
    I
    
    O
    
    P
    
    W
    
    Fa
    
    I
    
    O
    
    P
    
    W
    
    Lcu
    
    I
    
    O
    
    P
    
    W
    
    Lut
    
    I
    
    O
    
    P
    
    W
    
    Mem
    
    I
    
    O
    
    P
    
    W
    
    Memrd
    
    I
    
    O
    
    P
    
    W
    
    Memwr
    
    I
    
    O
    
    P
    
    W
    
    Mux
    
    I
    
    O
    
    P
    
    W
    
    Op1
    
    I
    
    O
    
    P
    
    W
    
    Op2
    
    I
    
    O
    
    P
    
    W
    
    Pmux
    
    I
    
    O
    
    P
    
    W
    
    Slice
    
    I
    
    O
    
    P
    
    W
    
    Wrapper
    
    1-P
    
    2-I
    
    3-O
  - Yosys_atd_j
  - Yosys_atd_t

Legend:
Library
Module
Module type
Parameter
Class
Class type

Library HardCamlYosys

Module HardCamlYosys . Techlib . Simlib . Op2

module P : sig ... end

module I : sig ... end

module O : sig ... end

module W : sig ... end

val and_ : W.fn

val or_ : W.fn

val xor_ : W.fn

val xnor_ : W.fn

val add : W.fn

val sub : W.fn

val mul : W.fn

val shl : W.fn

val shr : W.fn

val sshl : W.fn

val sshr : W.fn

val shift : W.fn

val logic_and : W.fn

val logic_or : W.fn

val lt : W.fn

val le : W.fn

val gt : W.fn

val ge : W.fn

val eq : W.fn

val ne : W.fn

val eqx : W.fn

val nex : W.fn

val cells : W.fn list

val get_input_width : int P.t -> int I.t

val get_output_width : int P.t -> int O.t