package diffast-langs-verilog-parsing

  1. Overview
  2. Docs
package diffast-langs-verilog-parsing
Legend:
Page
Library
Module
Module type
Parameter
Class
Class type
Source

Module Verilog_parsing.ContextSource

module Astloc = Langs_common.Astloc
module Loc = Astloc
Sourcetype tag =
  1. | Cunknown
  2. | Ctoplevel
  3. | Cmodule_item_list
  4. | Cgenerate_item_list
  5. | Cblock_decl_stmt_list
  6. | Ccase_item_list
  7. | Ccase_inside_item_list
  8. | Ccellpin_list
  9. | Clist_of_ports
  10. | Cpev_expr
  11. | Cev_expr
  12. | Cexpr
Sourceval tag_to_string : tag -> string
Sourcetype t = {
  1. tag : tag;
  2. mutable is_active : bool;
}
Sourceval copy_context : t -> t
Sourceval deactivate_context : t -> unit
Sourceval to_string : t -> string
Sourceval unknown : unit -> t
Sourceval toplevel : unit -> t
Sourceval module_item_list : unit -> t
Sourceval generate_item_list : unit -> t
Sourceval block_decl_stmt_list : unit -> t
Sourceval case_item_list : unit -> t
Sourceval case_inside_item_list : unit -> t
Sourceval cellpin_list : unit -> t
Sourceval list_of_ports : unit -> t
Sourceval pev_expr : unit -> t
Sourceval ev_expr : unit -> t
Sourceval expr : unit -> t
Sourceval get_tag : t -> tag
Sourceval is_unknown : t -> bool
Sourceval is_toplevel : t -> bool
Sourceval is_module_item_list : t -> bool
Sourceval is_generate_item_list : t -> bool
Sourceval is_block_decl_stmt_list : t -> bool
Sourceval is_case_item_list : t -> bool
Sourceval is_case_inside_item_list : t -> bool
Sourceval is_cellpin_list : t -> bool
Sourceval is_list_of_ports : t -> bool
Sourceval is_pev_expr : t -> bool
Sourceval is_ev_expr : t -> bool
Sourceval is_expr : t -> bool
Sourceclass stack : < set_context_activate_flag : unit ; set_context_enter_flag : unit.. > -> object ... end